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A tabela ilustrada abaixo é a tabela-verdade de uma porta lógica ou-exclusivo, com entradas A e B.

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Considere um flip-flop do tipo JK, cujo diagrama está mostrado na figura I abaixo, em que o estado inicial é Q = 1 e em cujas entradas foram aplicados os sinais J e K, mostrados na figura II. Nessas condições, os sinais nas saídas flip-flop serão aqueles mostrados na figura II.



O mapa de Veitch Karnaugh apresentado acima corresponde à expressão booleana